3月15日，中國工程院院士、浙江大學微納電子學院院長吳漢明在2021 第十九屆中國半導體封裝測試技術(shù)與市場年會（CSPT 2021）上表示，后摩爾時代導致前端制造將面臨三個挑戰(zhàn)：基礎挑戰(zhàn)為精密圖形、核心挑戰(zhàn)為新材料、終極挑戰(zhàn)為良率的提升。此外，他在演講中提出了三條可以突破高算力發(fā)展瓶頸的創(chuàng)新途徑：三維異質(zhì)集成晶圓級集成、存算一體范式、可重構(gòu)計算架構(gòu)。

 

 

吳漢明指出，現(xiàn)在摩爾定律發(fā)展已經(jīng)開始放緩，晶體管密度不能按照以往兩年增加一倍的節(jié)奏發(fā)展。從制造成本上來看，在28納米以前的工藝制造成本下降速度較快，但28納米之后制造成本下降趨緩。性能方面，在2002年以前大概每年都可以提升52%，到2014年，每年提升降為12%。到2018年，每年性能僅能提升3.5%，所以性能提升也呈趨緩態(tài)勢。

 

種種跡象表明，后摩爾時代已經(jīng)來臨，吳漢明認為這導致前端制造時將面臨三個挑戰(zhàn)：基礎挑戰(zhàn)為精密圖形、核心挑戰(zhàn)為新材料、終極挑戰(zhàn)為良率的提升。

 

如何應對市場對于算力需求的提升？吳漢明表示，通過計算范式、芯片架構(gòu)和集成方法等技術(shù)創(chuàng)新，可以突破高算力發(fā)展的瓶頸，并提出三條創(chuàng)新途徑：一是三維異質(zhì)集成晶圓級集成；二是存算一體范式；三是可重構(gòu)計算架構(gòu)。目前，基于TSV（硅通孔）的三維異質(zhì)異構(gòu)芯片已經(jīng)公開發(fā)布過了；采用28納米工藝的全球最大容量存算一體芯片，單芯片算力達到了300-500TOPS；采用40納米工藝的混合粒度可重構(gòu)芯片也實現(xiàn)了效能全球領(lǐng)先。吳漢明建議，在1~2年內(nèi)，將存算一體芯片和可重構(gòu)計算芯片利用三維集成技術(shù)集成在一張Substrate（基底），隨后在3~4年內(nèi)，再通過晶圓級集成在一個大硅片上。

 

 

在談到集成電路產(chǎn)教融合話題時，吳漢明指出芯片制造技術(shù)成果轉(zhuǎn)化的特點，一是轉(zhuǎn)讓，將技術(shù)成熟、可以在生產(chǎn)上直接應用的成果，在其使用范圍內(nèi)加以應用和推廣，擴大生產(chǎn)規(guī)模。二是轉(zhuǎn)化，將實驗室取得的初試成果進行研究開發(fā)和中間試驗，使之變成生產(chǎn)上可以直接采用的成熟技術(shù)，實現(xiàn)大生產(chǎn)。就轉(zhuǎn)化而言，核心在于是演示生產(chǎn)可行性，也就是中試環(huán)節(jié)驗證，也可以認為是缺少中試的技術(shù)轉(zhuǎn)化難以生產(chǎn)化。

 

集成電路器件的四大產(chǎn)教融合成果轉(zhuǎn)化包括三維器件(FinFET)、高介電常數(shù)和金屬柵（HKMG）、應變硅(Strained Si)以及源漏提升(Raised S/D)。實驗室的成果通過Pilot-line（先導線）實現(xiàn)產(chǎn)業(yè)的成果轉(zhuǎn)化。我國目前真正通過產(chǎn)教融合轉(zhuǎn)化出來的還很少。吳漢明指出核心問題在于，我們?nèi)币粭lPilot-line，使得交叉學科可以開花結(jié)果，真正實現(xiàn)產(chǎn)業(yè)化。

 

吳漢明一直在做準備，希望籌建一個具有成套工藝線三大功能的產(chǎn)教融合公共平臺，三大功能分別為：一是協(xié)同創(chuàng)新，打造設計制造一體化平臺，從設計到試驗再到制造，縮短研發(fā)周期；二是人才培養(yǎng)，從各個方面支撐新工科學院建設，讓學生有機會從設計到制造，真正全方位的了解集成電路；三是生態(tài)建設，支持產(chǎn)業(yè)鏈建設，完善創(chuàng)新生態(tài)。吳漢明指出，成套工藝是學科交叉的手段，是成果轉(zhuǎn)換的途徑，也是產(chǎn)業(yè)水平的集中標志。目前，產(chǎn)教融合的浙江大學成套工藝研發(fā)線已經(jīng)在建設當中，預計今年9月完成，10月開始流片。