布局先進封裝生態系，英特爾看見挑戰與解決方案

 

來源：科技新報    原作者：Atkinson    2022-05-17 11:14:58

 

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處理器龍頭英特爾（Intel）指出，隨著數字時代對于運算需求的增長，處理器核心越來越多、效能越來越強大，一個關鍵問題將逐漸浮上臺面，那就是該如何提供足夠的資料吞吐量，才能夠維持高效能、高輸出的運算結果？大數據進一步催生高帶寬、大容量內存的需求，但現實情況無法隨心所欲地提升傳輸所需的功耗，需以有效率的方式傳輸大量數據。

 

英特爾表示，位于處理器核心內部的快取存儲器為靜態內存（SRAM）結構，儲存單一位通常需要6個晶體管，享有幾乎與核心一樣快的速度，倘若加大快取存儲器，十分耗能且需要不小的硅芯片面積；在處理器封裝之外的系統內存為動態存儲器（DRAM）結構，儲存單一位僅需要一個晶體管和一個電容，設計上針對容量最佳化，提升速度反而不是件容易的事。兩者間HBM（High Bandwidth Memory）以TSV（Through-Silicon Via）堆疊多個晶粒，單一封裝使用1024bit總線寬度，提供更大空間和更高帶寬，但需要更高密度、更先進封裝技術，盡可能將HBM封裝至靠近處理器處。

 

追求降低每單位位移動的功耗需求，并持續推動互連帶寬與密度，不僅要求先進封裝需達成全面性的創新，更需要整個產業生態系一同合作，從系統、電路板、封裝再到復合晶粒體（die complex），都有要跨越的城池。英特爾已有推動系統、電路板、封裝、晶粒開發和整合的路線圖，與先進封裝有關的內容。其中包括系統層級──透過改良后的晶粒和封裝架構，降低每單位位移動時所需功耗、路板層級──整合光學傳輸，以便繼續提升帶寬速度與密度、封裝層級──使用次世代熱界面材料（TIM）改善散熱、透過Coax MIL提升電源傳輸效率、共同封裝光學傳輸元件、復合晶粒體──提升晶粒間的互連帶寬，并制定相互溝通的產業標準（如UCIe）等。

 

英特爾強調封裝技術有悠遠歷史，含大量使用的覆晶球柵陣列（FC-BGA），封裝尺寸可達56×100mm，基板含24層金屬層，未來將朝向92×92mm和26層邁進。芯片分拆理念不僅能夠針對某個功能區塊使用最佳制程生產，更能夠將來自多家廠商的芯片整合至單一封裝之中，大幅度提升良率和上市時間。為了落實真正的晶粒“即插即用”（Plug&Play），制定統一晶粒傳輸規范是首要之務。英特爾主導的UCIe（Universal Chiplet Interconnect Express）獲得AMD、Arm、ASE、Google Cloud、meta、微軟、高通、三星、臺積電等眾多廠商支持，讓不同廠商代工廠的晶粒能封裝內相互溝通。

 

至于異質整合，就是將多個不同功能的主動式晶粒整合至單一封裝，原本散居電路板各處的芯片，聚集在面積更小的單一封裝，對散熱和供電形成挑戰。晶粒間熱阻、緊鄰晶粒傳來的熱干擾，以及堆疊晶粒造成功率密度的提升，都是需要攻克的高墻。最后芯片間HSIO（High Speed Input/Output）主要通過銅導線傳輸，過去10年不斷于封裝和電路板持續創新，如制定短距離（short-reach）和長距離（long-reach）不同版，以至更快標準如XSR、XSR+。目前銅線傳輸速度最快可達224Gbps SerDes。