IME 發布 4 層半導體層 3D 堆疊技術，可提升效能降低成本

 

來源：    原作者：Atkinson    2021-07-21 08:41:02

 

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半導體制程技術研發愈困難，想精進更先進制程已相當不容易。 除了制程微縮這條路，要持續提升半導體芯片效能，3D 堆疊技術也為另一種選擇。

據外媒報道，微電子研究所（Institute of Microeletronics，IME）研究人員表示達成技術突破，透過多達4個半導體層堆棧，提升半導體芯片效能。 這技術與傳統的2D制造技術相較，不但可節省50%成本，還可用于未來及平臺整合設計，如CPU和GPU甚至是存儲器整合，實現新一代3D芯片堆疊發展。

 

IME 新一代半導體堆疊法，透過面對面和背對背晶圓鍵合與堆疊后，以 TSV（硅通孔技術）結合。 就是第一層半導體層的面朝第二層，第二層也面向第一層。 第二層半導體層的背則朝第三層的背，第三層的面又朝向第四層的面。 半導體層結合后，IME 透過專門設計路徑蝕刻「壓緊」，最終藉 TSV 整合使電流數據流過。

 

相較臺積電和AMD的SRAM堆疊技術，IME新技術更進一步。 因AMD展示采用3D堆疊技術的Ryzen9 5900X處理器的原型設計，以臺積電芯片堆疊技術的產品只有兩層半導體層，第一層是Zen 3架構的CCX，第二層是96MB的SRAM暫存存儲器。 IME 研究人員展示的新一代堆疊技術，通過 TSV 成功黏合 4 個獨立的半導體層，并允許不同技術溝通。