由于碳化硅具有不同于傳統硅半導體材料的諸多特點，其能帶間隙為硅的2.8倍，絕緣擊穿場強為硅的5.3倍。因此在高壓功率器件領域，碳化硅器件可以使用相對于硅材料更薄的外延層來達到傳統硅器件相同的耐壓水平，同時擁有更低的導通電阻。

目前，利用碳化硅制備溝槽功率器件的主要問題在于，在器件運行時會有很大的電場施加在柵極溝槽內的柵介質層上，這使得柵極容易被擊穿，影響了器件的耐壓。

因此，為了提高半導體器件的耐壓性能，東微半導體在2020年11月16日申請了一項名為“半導體器件的制造方法”的技術方案（申請號：202011280137.9），申請人為蘇州東微半導體股份有限公司。

根據該專利目前公開的相關資料，讓我們一起來看看這項技術方案吧。

如上圖，為制作該半導體器件的襯底結構，該半導體襯底包括依次層疊設置的第一n型半導體層20、第二n型半導體層21、p型半導體層22和第三n型半導體層23。其中，第一n型半導體層作為半導體器件的n型漏區，由碳化硅層所構成。

對于該襯底，會在其上進行光刻和刻蝕，從而在半導體襯底內同時形成交替間隔設置的柵極溝槽和源極溝槽。柵極溝槽的底部和源極溝槽的底部均位于第二n型半導體層內，源極溝槽的寬度大于柵極溝槽的寬度。

而對于功能區域的劃分，柵極溝槽和源極溝槽之間的p型半導體層作為半導體器件的p型體區，柵極溝槽和源極溝槽之間的第三n型半導體層作為半導體器件的n型源區。

如上圖，為覆蓋有絕緣層以及進行各向異性刻蝕的半導體結構示意圖，第一絕緣層24為覆蓋柵極溝槽的內壁并覆蓋源極溝槽的內壁，其通過對氧化硅進行淀積工藝形成。然后形成第一導電層并回刻，刻蝕后剩余的第一導電層在柵極溝槽內形成第一柵極25。

這是由于源極溝槽的寬度大于柵極溝槽的寬度，在形成第一導電層時，可以使第一導電層填滿柵極溝槽但不填滿源極溝槽。因此在刻蝕第一導電層時，通過各向異性的刻蝕方法可以直接刻蝕掉源極溝槽內的第一導電層，而在柵極溝槽內剩余一部分第一導電層以形成第一柵極。

接著，對第一絕緣層進行各向異性刻蝕，將源極溝槽下方的第二n型半導體層暴露出來。然后進行p型離子注入，在第二n型半導體層內形成位于源極溝槽下方的p型摻雜區26。或者使刻蝕后剩余的第一絕緣層的上表面與p型半導體層的上表面位置相同。

如上圖，為進一步進行柵極溝槽、源極溝槽以及源極形成的半導體結構示意圖。在上述形成p型摻雜區后，淀積一層光刻膠42，通過光刻工藝將柵極溝槽暴露出來。然后對柵極溝槽內的第一絕緣層進行刻蝕，使得柵極溝槽內剩余的第一絕緣層的上表面不高于p型半導體層的下表面。

接著，去除掉光刻膠后形成第二絕緣層27，然后淀積一層光刻膠43。通過光刻工藝將源極溝槽暴露出來，然后對源極溝槽內的第二絕緣層進行刻蝕，從而去除掉源極溝槽內的第二絕緣層。之后，繼續對源極溝槽內的第一絕緣層進行各向異性刻蝕，使得p型半導體層在源極溝槽的側壁位置處暴露出來。

最后，在上述結構上形成第二導電層28，并對第二導電層進行刻蝕，刻蝕后剩余的第二導電層在柵極溝槽內形成第二柵極并在源極溝槽內形成源極。

以上就是東微半導體發明的基于碳化硅的半導體器件制造方案，該方案中的柵極溝槽和源極溝槽在同一步刻蝕工藝中同時形成，并且源極溝槽下方的p型摻雜區可以增加源極溝槽底部附近的電場，把半導體器件內的最高電場限定在源極溝槽的底部附近，從而保護柵極溝槽內的柵極不容易被擊穿，并有效提高了半導體器件的耐壓。